TSMC planeja iniciar a produção em massa da tecnologia de embalagem CoPoS no segundo semestre de 2028
A TSMC iniciará a produção em massa da tecnologia de embalagem CoPoS no segundo semestre de 2028. O sistema substitui o interposer de silício por painéis maiores para ampliar a área de montagem de componentes de IA. A linha Feynman da NVIDIA deve ser uma das primeiras a adotar a novidade
A TSMC planeja iniciar a produção em massa de sua nova tecnologia de embalagem, denominada CoPoS (chip-on-panel-on-substrate), no segundo semestre de 2028. O avanço visa superar as limitações do atual sistema CoWoS (chip-on-wafer-on-substrate), permitindo a criação de embalagens significativamente maiores, com dimensões que superam em nove vezes a máscara padrão utilizada na litografia.
A mudança técnica central reside na eliminação do interposer de silício, componente que, no processo CoWoS, limita o tamanho final do chip devido às restrições das máquinas de litografia. No modelo CoPoS, a TSMC utilizará painéis maiores como intermediários entre os componentes do chip e o substrato orgânico, ampliando a área disponível para a montagem de GPUs, memórias e outros elementos de processamento de IA.
A estrutura do CoPoS utiliza vidro em transportadores temporários para a montagem inicial dos componentes. A etapa final ocorre em um substrato composto por vidro intercalado com camadas de Ajinomoto Buildup Film (ABF), onde os chips são fixados diretamente na camada ABF, dispensando o uso de um interposer de vidro.
Essa evolução ocorre em um cenário onde a NVIDIA testa a tecnologia de embalagem EMIB-T da Intel para seus chips de IA da linha Feynman. No entanto, a previsão é que o Feynman também seja um dos primeiros a adotar a tecnologia CoPoS da TSMC, que segue como a única fornecedora de chips de ponta, mesmo diante de sinais de desaceleração na demanda global por hardware de inteligência artificial.
